ホーム > 製品 > 半導体 > ICパッケージ > 熱抵抗について

熱抵抗について

背景

一般的に素子のジャンクション温度(Tj)が10°C上がる毎にデバイスの寿命は約半分になり、故障率は約2倍になるといわれています。Si半導体の場合ではTjが約175°Cを超えると破壊される可能性があります。これより、Tjを極力さげて使う必要があり、許容温度(通常80~100°C)を目標に熱設計を行います。但し、パワーデバイスのような高出力素子ではTjをこの許容温度以下に抑えることは実際には困難であり、仕様書に掲示されている許容最高温度の80%を目安にTjを設定するのが一般的です。

また、デバイスの外形が同じであっても、そのデバイスのチップサイズ、リードフレームのタブサイズ、実装基板の仕様等により、熱抵抗値が変化しますので注意が必要です。

定義

半導体パッケージの熱抵抗とは、デバイスが1[W]の電力を消費した時に生じる素子とパッケ-ジ表面や周囲雰囲気との温度差で次の式で表されます。

Thermal resistances
Thermal resistances図1 パッケージの熱抵抗
表1 用語の定義
項 目 定 義
θja ジャンクション温度 (Tj) と周囲温度 (Ta) 間の熱抵抗
ψjt ジャンクション温度 (Tj) とケース表面温度 (Tc1) 間の熱抵抗
θjc ジャンクション温度 (Tj) とケース裏面温度 (Tc2) 間の熱抵抗
θca ケース温度 (Tc) と周囲温度 (Ta) 間の熱抵抗
Tj ジャンクション温度
Ta 周囲温度
Tc1 ケース表面 (マーク面) 温度
Tc2 ケース裏面温度
Pd 最大許容電力
ジャンクション温度 (Tj) の検証方法 (ψjt は既知)

次の方法でジャンクション温度 (Tj) をおおよそ見積もることができます。

  1. 始めにICの消費電力 (P) を求めます。
  2. 次に実際のセット時の環境条件でケース表面温度 Tc1 を放射温度計や熱電対で測定します。
  3. 求めた Tc1 を下の式に代入することで算出できます。
Tj = ψjt × P + Tc1

前述の通り、Tj が許容最高温度の 80% になるように熱設計することをお勧めいたします。

注) 弊社測定の θja , ψjt はJEDEC規格に準拠した基板に実装したときの値であり、フットパターンサイズ、基板の材質、基板サイズ、基板上の配線率により、若干異なることがありますので十分注意する必要があります。

熱抵抗測定法

弊社での熱抵抗の測定法は [JEDEC規格] に準拠し、次のとおりです。

[ 測定基板 ]

下図に測定基板の概略を示します。詳細は、EIA/JEDEC規格EIA/JESD51-3/-5/-7でご確認願います。

測定基板略図図2 測定基板略図
[ 実装基板 ]

EIA/JESD51-3/-5/-7準拠、FR-4

[ 基板サイズ ]
  • 2層 114.3x76.2mm、厚さ 1.57mm
  • 4層 (内面銅箔有) 114.3x76.2mm、厚さ 1.6mm
  • 注) 4層基板は内面に銅箔 1、2 (サイズ:74.2×74.2mm、厚み:35μm)を適用しています。
[ TEGチップ ]

弊社では熱抵抗測定に特別に準備された Thermal Test-Element-Group(以下サーマルTEG)というチップを用いています。それは抵抗素子とダイオードで構成されており、抵抗素子は発熱源とし、ダイオードは温度のセンサーの役目を果たします。イメージ図、等価回路図の一例を以下に示します。

熱抵抗はチップサイズにより変動しますので、弊社では、3種類のチップサイズを所持しています。

測定基板略図図3 測定基板概略図
[ Kファクタ ]

熱抵抗を求めるためにはジャンクション温度を知る必要がありますが直接測定することができません。しかし、ダイオード順方向電圧( VF )の温度依存性を利用してジャンクション温度を知ることができます。 VF は温度の一次関数で表されますが、このときの傾きを Kファクタ と呼びます。

K-factor
[ 測定環境 ]
  • 測定は外部からの風の影響を排除するためにアクリルケースの中で行い無風状態にします( 図4 )。尚、周囲温度は、PKG中心から 25.4mm 下部に取り付けられた熱電対で測定します。
  • JEDEC chamber図4 測定環境概略図
[ 測定回路 ] 測定回路図図5 測定回路図
[ 測定タイミング ]
  1. デバイスを加熱する前に内部ダイオードに IM 電流( 1mA )を流し、VF0 を測定します。
  2. 内部抵抗に加熱電圧 VH を一定時間印加し飽和させ、この時の IH を測定します。
  3. 内部ダイオードに IM 電流を流し、 VFSS を測定します。
測定回路図図6 測定回路図

注) VH は、最大保存温度(Tstg-max)近辺とその前後合わせて3ポイントを設定します。

[ 熱抵抗計算 ]

表2より、θja や ψjt を導き出します。

表2 熱抵抗の計算式熱抵抗の計算式

[ 最大許容電力Pd ]

ICの常温( 25°C以下 )時の最大許容損失は、各ICの絶対最大定格で消費電力( Pd )として規定されています。周囲温度が25°Cを超える場合には、各ICに対応したパッケージの熱低減曲線(ディレーティングカーブ)を参照することが必要になります。一般的な熱低減曲線を以下に示します。

最大許容電力図7 最大許容電力
標準熱抵抗値一覧

各パッケージにおける標準熱抵抗値(無風状態)の一覧を 表3 に示します。

注意事項 : 表中の値は代表値であり、チップサイズ、フレームのタブサイズ、基板仕様(材質、配線パターン等)等の違いにより異なります。

表3 熱抵抗値一覧
PKG 2 層基板 4 層基板
Tj:125°C Tj:150°C Tj:125°C Tj:150°C
θja ψjt Pd@Ta=25°C θja ψjt Pd@Ta=25°C
(°C/W) (°C/W) mW (°C/W) (°C/W) mW
DMP82354742553017540570710
DMP141954751064015040665830
DMP161954751064015040665830
DMP2015037665830120338301040
EMP818034555690125298001000
EMP16-E2110219051135701814251785
SOP816526605755110239051135
SOP14125218001000801712501560
SOP22120188301040851411751470
SOP2815537645805125338001000
SOP40-K113537740925105339501190
SSOP82704237046021036475595
SSOP8-A32153646558015515645805
SSOP102704237046021036475595
SSOP142253844055518033555690
SSOP162103547559516026625780
SSOP201853454067514026710890
SSOP20-B22003450062515026665830
SSOP20-C31301376596085911751470
SSOP32110209051135701414251785
SSOP44110209051135701414251785
TSSOP54-N110510950119075913301665
HSOP82)16028625780501220002500
HTSSOP24-P12)11514865108545722202775
TVSP82152746558016023625780
TVSP102152746558016023625780
VSP82103347559515525645805
VSP102103347559515525645805
SC-88A3558928035026073380480
SC-82AB3658927034025572390490
SOT-23-52607038048019560510640
SOT-23-62457040551017560570710
SOT-89-31)2)2006750062513065765960
QFP32-J2115178651085901511101385
QFP44-A1951710501315751513301665
QFP48-P1651715351920501520002500
LQFP48-R37591330166545522202775
LQFP52-H2851111751470651115351920
QFP56-A1105179501190801512501560
QFP64-H1701714251785501520002500
LQFP64-H26561535192050520002500
QFP100-U15551815227045522202775
TO-252-31)2)105179501190401225003125
PLCC2855101815227035728553570
EPFFP6-A22)3705927033522053450565
EPFFP10-C42)2956433542016055625780
PCSP12-C32404041552014033710890
PCSP20-CC2254044055514033710890
PCSP20-E32254044055513033765960
PCSP24-ED20540485605115268651085
PCSP32-F722524440555115178651085
PCSP32-G32)20524485605115178651085
PCSP32-GD2)20524485605115178651085
EPCSP32-L22)21029475595951610501315
SON6-J13458828536026069380480
ESON4-F12)30052330415110279051135
ESON6-H12)28042355445110269051135
ESON8-U12)28043355440110269051135
ESON8-V12)2151646558070814251785
ESON8-W22)1952151064060816652080
QFN24-T1/T215022665830751513301665
EQFN12-E22)28552350435105279501190
EQFN12-E42)28552350435105279501190
EQFN14-D72)29553335420952610501315
EQFN16-G22)255433904901002610001250
EQFN12-JE2)21522465580801012501560
EQFN16-JE2)18021555690701114251785
EQFN18-E72)22033450565902211101385
EQFN26-HH2)1601562578060716652080
EQFN24-LK2)1451368586065815351920
注釈
1) 2層基板上の熱抵抗値 (θja,ψjt) は、JEDEC規格JESD51-5に基づき、銅箔 100mm2 を表層面にレイアウトした時の値です。
2) 4層基板上の熱抵抗値 (θja,ψjt) は、JEDEC規格JESD51-5に基づき、基板にサーマルビアホールをレイアウトした時の値です。
銅箔面積と熱抵抗値の関係

2層基板における各パッケージの熱抵抗値 θja と銅箔面積の関係を 図8 に示します。尚、裏面にヒートシンクがある TO252 と SOT89 は、ψjt も掲載しております。基板表層のレイアウトは表4、表5をご参照下さい。

注意事項 : 製品の熱抵抗データ標準値であり、チップサイズ、フレームのタブサイズ、基板仕様(材質、配線パターン等)の違いにより、異なります。また、図8 のデータはサーマルビアホールを適用しておりません。

銅箔面積図8 銅箔面積と熱抵抗値の関係(2層基板) 熱抵抗値の関係表4 表層基板のレイアウト
teble TO-252 SOT-89 SOT-23-5
SOT-23-6
PAT.1 PAT PAT PAT
PAT.2 PAT PAT PAT
PAT.3 PAT PAT PAT
PAT.4 PAT PAT PAT
PAT.5 PAT PAT -
表5 表層基板のレイアウト
PAT SC-88A
SC-82AB
PAT.1 PAT
PAT.2 PAT
PAT.3 PAT
PAT.4 PAT
表6 銅箔面積
teble TO-252 SOT-89 SOT-23-5
SOT-23-6
SC-88A
SC-82AB
PAT.1 100mm2
PAT.2 225mm2
PAT.3 400mm2
PAT.4 600mm2 1600mm2
PAT.5 1225mm2 -